Packet Mode Scheduling in Buffered Crossbar (CICQ) Switches
Χρονοπρογραμματισμός ενός buffered crossbar μεταγωγέα με γνώμονα τα όρια των πακέτων
Πασσάς, Γεώργιος
(EL)
Passas, George
(EN)
Οι buffered crossbar μεταγωγείς (μεταγωγείς διασταυρούμενων ράβδων με έναν ενταμιευτή σε κάθε διασταύρωση) έχουν αναδειχθεί ως μια προνομιούχος αρχιτεκτονική, κυρίως λόγω του εύκολου χρονοπρογραμματισμού τους και της δυνατότητάς τους να λειτουργήσουν απευθείας με πακέτα μεταβλητού μεγέθους (ασύγχρονη λειτουργία). Για να λειτουργήσουν με πακέτα μεταβλητού μεγέθους, σε κάθε διασταύρωση ράβδων απαιτείται ένας ενταμιευτής ικανός να αποθηκεύσει τουλάχιστον ένα μέγιστο εξωτερικό πακέτο. Τεχνολογικοί περιορισμοί δύνανται να καταστήσουν αυτήν την απαίτηση προβληματική, ιδίως όταν το μέγιστο εξωτερικό πακέτο είναι πολύ μεγάλο. Η παρούσα εργασία μελετά αποδοτική κατάτμηση των εξωτερικών πακέτων σε μικρότερα εσωτερικά τεμάχια ώστε να μειωθεί η απαίτηση για μεγάλους ενταμιευτές στις διασταυρώσεις. Δίνουμε το σκαρίφημα ενός υβριδικού ενταμιευτή πακέτων για τις εισόδους του μεταγωγέα. Ο ενταμιευτής είναι ικανός να αποθηκεύει μεγάλες συσσωρεύσεις πακέτων κατά τη διάρκεια περιόδων συμφόρησης, ενώ παράλληλα μετατρέπει εξωτερικά πακέτα σε μικρότερα εσωτερικά τεμάχια. Το μειονέκτημα του προκύπτοντος συστήματος είναι η ανάγκη για επανασύνθεση των πακέτων από τα εσωτερικά τεμάχια στις εξόδους του μεταγωγέα. Για να μειώσουμε την καθυστέρηση που συνεπάγεται η επανασύνθεση ή/και να απαλείψουμε τους ενταμιευτές που αυτή απαιτεί, χρονοπρογραμματίζουμε τον μεταγωγέα ώστε κάθε ζευγάρωμα εισόδου/εξόδου να διατηρείται έως ότου προωθηθεί ολόκληρο το πακέτο. Με προσομοίωση στο επίπεδο του αλγορίθμου δείχνουμε ότι το τελικό σύστημα είναι σχεδόν το ίδιο αποδοτικό με buffered crossbars χωρίς κατάτμηση πακέτων και μεγάλους ενταμιευτές στις διασταυρώσεις.
(EL)
Buffered crossbars have emerged as an advantageous switch architecture mainly because of their scheduling efficiency and capacity for variable size packets. Buffered crossbars directly operating on variable size packets require at least one maximum packet worth buffer per crosspoint. When we cannot afford such large buffer sizes, we are forced to segment packets. This thesis studies efficient methods for packet segmentation, taking into consideration hardware implementation issues. We propose a hybrid SRAM/DRAM ingress packet buffer organization which is capable of accomodating large packet backlogs during periods of congestion, while at the same time converting external packets to small internal segments. The required crosspoint buffer size becomes significantly smaller than and independent of the maximum external packet size. Because packet segmentation at the switch ingress path implies the need for packet reassembly at the switch egress path, we apply packet mode scheduling to buffered crossbars in order to reduce the reassembly delay or even eliminate the reassembly buffers: the switch is scheduled so that the resulting input-output port pairings are maintained until all the segments of the packet are forwarded to the switch output. Using behavioral simulation, we show that our system performs virtually as well as buffered crossbars which use no segmentation and require large crosspoint buffers.
(EN)
