Ένας Ελεγκτής για Διαφύλλωση Προσπελάσεων σε ένα Απλό Rambus

 
This item is provided by the institution :
University of Crete
Repository :
E-Locus Institutional Repository
see the original item page
in the repository's web site and access all digital files if the item*
share




1994 (EN)
A Memory Controller for Access Interleaving over a single Rambus
Ένας Ελεγκτής για Διαφύλλωση Προσπελάσεων σε ένα Απλό Rambus

Ξανθάκη, Ζαχαρένια (EL)
Xanthaki, Zacharenia (EN)

Μ. Κατεβαίνης

Καθώς οι ανάγκες σε ρυθμό παροχής δεδομένων από την μνήμη αυξάνουν συνεχώς, το παραδοσιακό interface των chips δυναμικής RAM γίνεται όλο και περισσότερο το bottlenck που περιορίζει το ρυθμό παροχής των chips DRAM σε χαμηλά επίπεδα. Αυτό επιβάλλει την χρήση ακριβών τεχνικών για την οργάνωσης των συστημάτων μνήμης, για να ανταποκρίνονται στις απαιτήσεις του συστήματος σε ρυθμό παροχής δεδομένων. Στη λύση που δίνει η Rambus, το παραδοσιακό interface αντικαθίσταται από το Rambus Channel, ένα στενό διάδρομο, υψηλής ταχύτητας, που συνδέει απευθείας τα chips της δυναμικής RAM της Rambus με τον επεξεργαστή ή τον ελεγκτή μνήμης. Το Rambus Channel χρησιμοποιεί ένα σύγχρονο πρωτόκολλο επικοινωνίας, όπου κάθε δοσοληψία αποτελείται από τρία πακέτα : αίτησης, δεδομένων και acknowledgement. Το ρολόι του διαδρόμου είναι 250MHz και επιτυγχάνει μέγιστο ρυθμό παροχής δεδομένων 500MBytes/s. Σχεδιάσαμε ένα ελεγκτή μνήμης για διαφύλλωση προσπελάσεων στο Rambus, ο οποίος εκμεταλλεύεται με τον καλύτερο τρόπο το throughput του Rambus, διαφυλλώνοντας τις προσπελάσεις όποτε αυτό είναι δυνατό. Έτσι έχει την δυνατότητα να εξυπηρετήσει μια νέα αίτηση κάθε 9 κύκλους Rambus (36ns), που αντιστοιχεί σε μέγιστο ρυθμό παροχής δεδομένων 222 MBytes/s. Ο ελεγκτής μας χειρίζεται προσπελάσεις σε χωριστές λέξεις (64bits) και θα μπορούσε να χρησιμοποιηθεί σε συστήματα με αυξημένες απαιτήσεις σε ρυθμό παροχής δεδομένων από την μνήμη, και προσπελάσεις σε μη συνεχόμενες λέξεις μνήμης, όπως ένας υπερυπολογιστής, που προσπελαύνει στοιχεία μεγάλων πινάκων με τυχαίο stride. Το chip σχεδιάστηκε στην τεχνολογία 1.0 \(*mm CMOS της ES2 και προσομοιώθηκε με επιτυχία για ταχύτητες μέχρι 18.8MHz. (EL)
While the need for higher memory bandwidth is increasing, the traditional DRAM interface becomes more and more a bottleneck that keeps the bandwidth of DRAM chips at low levels. This fact forces the designers to use expensive techniques for organizing the memory system in order to meet the bandwidth requirements. The Rambus solution is based on new DRAM architecture and a new DRAM interface that provides high bandwidth communication between the DRAM chips and the processing elements. The Rambus Channel uses a synchronous block oriented protocol. Each transcaction consists of 3 packets: request acknowledge and data. The bus runs at a 250MHz clock, and achieves a peak data rate of 500MBytes/s. We have designed a memory controller for access interleaving over Rambus. Our controller maximizes the utilization of the bus, by interleaving the requests whenever it is possible. The scheduling algorithm used by our controller schedules a new request every 9 Rambus cycles (36ns), with corresponds to a peak data throughput of 222 MBytes/s. Our controller handles individual word accessess, thus it could be used in a system that requires high data rates with increased bandwidth requirements, and accesses to non-sequential memory words, for example a supercomputer accessing non-cached vector elements with random stride. The chip was designed using the ES2 1.0 \(*mm CMOS standard cell proccess and it was successfully simulated for speeds up to 18.8MHz (53ns). (EN)

text
Τύπος Εργασίας--Μεταπτυχιακές εργασίες ειδίκευσης

Αρχιτεκτονική Υπολογιστών και Ψηφιακά Συστήματα
rambus, memory controller, access interleaving

Πανεπιστήμιο Κρήτης (EL)
University of Crete (EN)

1997-06-2
1994-03-01


Σχολή/Τμήμα--Σχολή Θετικών και Τεχνολογικών Επιστημών--Τμήμα Επιστήμης Υπολογιστών--Μεταπτυχιακές εργασίες ειδίκευσης



*Institutions are responsible for keeping their URLs functional (digital file, item page in repository site)