Οι απαιτήσεις για ποιότητα υπηρεσιών στα σύγχρονα δίκτυα οδηγούν στη χρήση μεταγωγέων υψηλής απόδοσης. Το πρωταρχικό απαραίτητο στοιχείο σ' αυτούς είναι η διατήρηση και η διαχείριση πολλαπλών ουρών, η οποία απαιτεί υλοποίηση σε hardware ώστε να επιτευχθούν υψηλές ταχύτητες. Αυτή η εργασία αποτελείται από τη σχεδίαση, σε full-custom VLSI, του μεγαλύτερου μέρους του υποσυστήματος διαχείρισης ουρών του ATLAS I. Το ATLAS I είναι ένας μεταγωγέας ΑΤΜ ολοκληρωμένος σε ένα chip με προαιρετικό έλεγχο ροής με βάση πιστώσεις. Αυτό το chip των 4 εκατομμυρίων transistors σχεδιάζεται και θα υλοποιηθεί σε τεχνολογία 0.35 μm CMOS, με 5 επίπεδα μετάλλου και τάση λειτουργίας 3.3 V, προσφέροντας σημαντικά πλεονεκτήματα, όπως συνολική παροχή 20 Gbit/s, κοινόχρηστη μνήμη 256 κυττάρων τύπου pipeline, 3 επίπεδα προτεραιότητας, και multicasting. Το τμήμα διαχείρισης ουρών του ATLAS I είναι μία διπλή παράλληλη pipeline, η οποία διαχειρίζεται τις πολλαπλές ουρές έτοιμων κυττάρων, τις πιστώσεις ανά ομάδα ροής, και τα κύτταρα που περιμένουν πίστωση. Αυτές οι pipelines των 3 και 4 βαθμίδων, οι οποίες χειρίζονται γεγονότα με ρυθμό μιάς άφιξης ή αναχώρησης κυττάρου και μιας άφιξης πίστωσης ανά κύκλο ρολογιού, χρησιμοποιούν πολύπορτες μνήμες, καθώς και μνήμες αναζήτησης βάσει περιεχομένου. Υλοποιήσαμε σε full-custom 3-πορτες και 4-πορ\-τες μνή\-μες CAM και SRAM που υποστηρίζουν ειδικούς τύπους προσπελάσεων. Επίσης, το τμήμα διαχείρισης ουρών περιέχει ένα νέο μηχανισμό χρονοπρογραμματισμού, ο οποίος διαιτητεύει μεταξύ ροών οργανωμένων σε ομάδες, παρέχοντας εγγυήσεις δικαιοσύνης. Το μέρος full-custom της διαχείρισης ουρών περιέχει περίπου 65 χιλιάδες τρανζίστορς σε λογική και 14 Kbits σε διάφορες ειδικές μνήμες, καταλαμβάνει χώρο 2.3 τετραγωνικά χιλιοστά, καταναλώνει 270 mWatt (στη χειρότερη περίπτωση), και λειτουργεί στα 80 MHz (στη χειρότερη περίπτωση), έναντι των 50 MHz που απαιτούνται για την υποστήριξη των συνδέσμων του μεταγωγέα στα 622 Mb/s.
(EL)
The Quality of Service (QoS) requirements of contemporary networks lead to the use of sophisticated high-performance switching schemes; the primary ingredient of these is the maintenance and management of multiple queues of cells, which needs hardware implementation to achieve high speeds. This work consists of the design, in full-custom VLSI, of the majority of the queue management subsystem of ATLAS I. ATLAS I is a single-chip ATM switch with optional credit-based flow control. This 4-million-transistor chip is being designed and will be implemented in a 0.35 micron CMOS technology with 5 metal layers and 3.3V power supply, offering important features: 20 Gbit/s aggregate I/O throughput, a 256-cell pipelined shared memory, multicasting, and 3 levels of priorities. The queue management block of ATLAS I is a dual parallel pipeline that manages the multiple queues of ready cells, the per-flow-group credits, and the cells that are waiting for credits. These 3- and 4-stage pipelines, which handle events at the rate of one cell arrival or departure and one credit arrival per clock cycle, are using several multi-port memories, as well as some that can be searched by content. Two, three and four-port CAMs and SRAMs which support special access operations are laid out in full-custom. In addition, a new scheduling mechanism is incorporated in queue management, which arbitrates among flows arranged in groups rather than independently, providing fairness guarantees. The full-custom part of queue management contains approximately 65 thousand transistors in logic and 14 Kbits in various special memories, occupies 2.3 square-mm, consumes 270 mW (worst-case), and operates at 80 MHz (worst case) versus 50 MHz which is the required clock frequency to support the 622 Mb/s ATLAS I switch links.
(EN)
