δείτε την πρωτότυπη σελίδα τεκμηρίου
στον ιστότοπο του αποθετηρίου του φορέα για περισσότερες πληροφορίες και για να δείτε όλα τα ψηφιακά αρχεία του τεκμηρίου*
κοινοποιήστε το τεκμήριο



Low-latency bit-parallel systolic multiplier (EN)

Pekmestzi, KZ (EN)
Caraiscos, C (EN)

N/A (EN)

A bit-parallel systolic multiplier based on pair-wise grouping of the bit products is presented. The proposed scheme yields significantly lower latency compared to existing systolic multipliers, without increasing the circuit complexity. High throughput is achieved, limited by the delay of a gated full adder and a latch. (EN)

journalArticle

Low latency bit parallel systolic multiplier (EN)
VLSI circuits (EN)
SYSTOLIC ARRAYS (EN)
Parallel processing systems (EN)
Digital signal processing (EN)
Logic gates (EN)
PARALLEL MULTIPLIERS (EN)
Digital arithmetic (EN)
Arrays (EN)
Flip flop circuits (EN)
Adders (EN)
Pair wise groupings (EN)
Multiplying circuits (EN)

Εθνικό Μετσόβιο Πολυτεχνείο (EL)
National Technical University of Athens (EN)

Electronics Letters (EN)

1993


IEE-INST ELEC ENG (EN)



*Η εύρυθμη και αδιάλειπτη λειτουργία των διαδικτυακών διευθύνσεων των συλλογών (ψηφιακό αρχείο, καρτέλα τεκμηρίου στο αποθετήριο) είναι αποκλειστική ευθύνη των αντίστοιχων Φορέων περιεχομένου.