δείτε την πρωτότυπη σελίδα τεκμηρίου στον ιστότοπο του αποθετηρίου του φορέα για περισσότερες πληροφορίες και για να δείτε όλα τα ψηφιακά αρχεία του τεκμηρίου*
Επιτάχυνση προσομοίωσης με χρήση της τεχνικής FPGA-in-the-Loop
Λουκιανός, Εμμανουήλ Λ.
Ψαράκης, Μιχαήλ
Η προσομοίωση είναι αναπόσπαστο μέρος της ανάπτυξης συστημάτων. Χρησιμοποιείται για την δοκιμή των σχεδιάσεων κάτω από διάφορα σενάρια και για την βελτίωση των χαρακτηριστικών τους. Επίσης χρησιμοποιείται σε σχεδιάσεις που είναι εξαιρετικά πολύπλοκες για να υπολογισθεί η απόδοσή τους με αναλυτικές μεθόδους. Σε απλές σχεδιάσεις η προσομοίωση ολοκληρώνεται σε λίγους κύκλους και ο απαιτούμενος χρόνος είναι σχετικά σύντομος. Δεν απαιτούν όμως όλες οι προσομοιώσεις ένα μικρό αριθμό κύκλων για να ολοκληρωθούν. Σε πολλές περιπτώσεις το κριτήριο τερματισμού βασίζεται στην επεξεργασία ενός μεγάλου πλήθους δεδομένων. Μία τέτοια περίπτωση είναι ο υπολογισμός του BER (Bit Error Rate - ρυθμός σφαλμάτων στα bit) σε ένα σύστημα επικοινωνίας. Για να σχεδιασθεί ένα μόνο σημείο σε ένα διάγραμμα BER χρειάζεται η επεξεργασία ενός πολύ μεγάλου αριθμού δειγμάτων. Για να σχεδιασθεί διάγραμμα με τιμές BER μέχρι 10-9 χρειάζεται η επεξεργασία 109 δειγμάτων από τα οποία μόνο ένα θα είναι εσφαλμένο. Προκειμένου να ολοκληρωθεί ένα πλήρες διάγραμμα με καμπύλες που αποτελούνται από πολλά σημεία, η διαδικασία θα χρειαστεί πολλές ώρες. Η προσομοίωση με χρήση της τεχνικής FPGA-in-the-Loop μπορεί να επιταχύνει σημαντικά αυτήν την διαδικασία. Καθώς η παραλληλία είναι στην φύση των συσκευών FPGA, υλοποιώντας ορισμένα τμήματα του μοντέλου σε hardware, ο χρόνος προσομοίωσης μπορεί να μειωθεί σημαντικά. Με την προσομοίωση με χρήση της τεχνικής FPGA-in-the-Loop η προσομοίωση σε πολύπλοκες σχεδιάσεις μπορεί να ολοκληρωθεί σε πολύ λιγότερο χρόνο. Πολλοί παράγοντες καθορίζουν τον βαθμό επιτάχυνσης κατά την προσομοίωση με χρήση της τεχνικής FPGA-in-the-Loop. Σ' αυτή την εργασία δοκιμάζονται απλές αλλά και πολύπλοκες σχεδιάσεις προκειμένου να γίνει μια εκτίμηση για το όφελος που μπορεί να αποδώσει η τεχνική αυτή. Επίσης γίνεται παρουσίαση των εργαλείων που χρησιμοποιήθηκαν και των μοντέλων που δοκιμάστηκαν.
Simulation is an integral part of system development. It is used to test designs under various scenarios and for the improvement of their characteristics. It is also used in designs that are too complicated for analytical solutions. Simulation of simple designs is completed in a few cycles and the required time is relatively short. But not all simulations require a small number of cycles to be completed. In many cases termination criteria of a simulation is based on the processing of a large amount of samples. Such a case is the calculation of BER (Bit Error Rate) of a communication system. To calculate a single point on a BER diagram, a large number of data must be processed. To plot a diagram with BER points up to 10-9, the system must process 109 bits of which only one will be erroneous. To create a plot that contains sufficient points to draw a curve, many hours would be required. Hardware Co-Simulation can accelerate significally this procedure. Considering the parallel nature of FPGA devices, by implementing some parts of the model in hardware, simulation time can be reduced substantially. Hardware Co-Simulation can make it possible to complete simulation of complex designs in a much shorter period of time. Many factors define the acceleration of simulation time by using the FPGA-in-the-Loop technique. In this thesis, simple and complex designs are being put to test in order to estimate the benefit that hardware Co-Simulation can attribute. The tools and the models used are also presented.
Master Thesis
Field programmable gate arrays -- Design and construction
Αναφορά Δημιουργού-Μη Εμπορική Χρήση-Όχι Παράγωγα Έργα 4.0 Διεθνές
*Η εύρυθμη και αδιάλειπτη λειτουργία των διαδικτυακών διευθύνσεων των συλλογών (ψηφιακό αρχείο, καρτέλα τεκμηρίου στο αποθετήριο) είναι αποκλειστική ευθύνη των αντίστοιχων Φορέων περιεχομένου.
Βοηθείστε μας να κάνουμε καλύτερο το OpenArchives.gr.
