A new wiring architectUre for parallel processing applications

 
δείτε την πρωτότυπη σελίδα τεκμηρίου
στον ιστότοπο του αποθετηρίου του φορέα για περισσότερες πληροφορίες και για να δείτε όλα τα ψηφιακά αρχεία του τεκμηρίου*
κοινοποιήστε το τεκμήριο



A new wiring architectUre for parallel processing applications (EN)

Papananos, Y (EN)

N/A (EN)

In this paper, a new architecture for the connection between processing elements in a processing array is proposed. Each PE must be connected to all PEs in a window of size n x n around it. The model is simple and elegant and the introduced reduction in wiring complexity is drastic: it becomes O(n) instead of O(n2) as it would be in the general simple case where all PEs are connected directly to the central PE of the window. On the other hand, the appropriate hardware for the implementation of the proposed technique is very little compared to the whole PE. Further, the utilization factor of the communication channels is evaluated, while a model for the implementation of the PE for a particular algorithm, is proposed, along with the extension of the introduced wiring model in fully interconnected neural networks. © 1990 Elsevier Science Publishers B.V. (EN)

journalArticle

Processing array (EN)
wiring model (EN)
Computer Architecture (EN)
VLSI (EN)
neural networks (EN)
Neural Networks (EN)
Switched Capacitor Circuits (EN)
switched-capacitor circuits (EN)
Wiring Models (EN)
Processing Arrays (EN)
Computer Systems, Digital - Parallel Processing (EN)

Εθνικό Μετσόβιο Πολυτεχνείο (EL)
National Technical University of Athens (EN)

Integration, the VLSI Journal (EN)

1990


ELSEVIER SCIENCE BV (EN)



*Η εύρυθμη και αδιάλειπτη λειτουργία των διαδικτυακών διευθύνσεων των συλλογών (ψηφιακό αρχείο, καρτέλα τεκμηρίου στο αποθετήριο) είναι αποκλειστική ευθύνη των αντίστοιχων Φορέων περιεχομένου.