Τα τελευταία χρόνια, το ελάχιστο μέγεθος των χαρακτηριστικών στα ολοκληρωμένα κυκλώματα έχει μειωθεί. Ως αποτέλεσμα, η ευπάθεια των εξαρτημάτων της κεντρικής μονάδας
επεξεργασίας έχει αυξηθεί. Παρατηρούμε οτι ο ρυθμός των ατελειών αυξάνεται, δημιουργώντας προσωρινά και μόνιμα ελαττώματα. Αυτά τα ελαττώματα, σε κάποιο σημείο της
εκτέλεσης φανερώνονται με τη μορφή σφαλμάτων τα οποία επηρεάζουν την εκτέλεση. Για
αυτό το λόγο, πρέπει να ερευνήσουμε τρόπους για να (1) ανιχνεύσουμε αυτές τις ατέλειες,
(2) λύσουμε τα σφάλματα που προκύπτουν ή να αποτρέψουμε την εκτέλεση από το να
επηρεαστεί από αυτά (π.χ να σταματήσουμε την εκτέλεση).
Αφορμώμενοι από αυτό, μελετήσαμε την ευπάθεια της ιεραρχίας TLB στα σύνολα εντολών
ARM και x86 χρησιμοποιώντας την ACE μεθοδολογία. Διαλέξαμε τα συγκεκριμένα εξαρτήματα λόγο της κρισιμότητα τους στην ορθότητα της εκτέλεσης (είναι σημαντικά εξαρτήματα
για την ασφάλεια και τις προσβάσεις στη μνήμη) και τη συχνή του χρήση. Η ACE μεθοδολογία, χρησιμοποιείται για να υπολογίσουμε το AVF κάθε εξαρτήματος βασιζόμενο σε λίστα,
η οποία επικεντρώνεται σε όλα τα bit του και είναι πεσιμιστική σε σύγκριση με την ένεση
λαθών (η εναλλακτική και πρότυπη μεθοδολογία). Για αυτή τη μελέτη χρησιμοποιήσαμε
τον μικροαρχιτεκτονικό προσομοιωτή gem5 [7]. Υπολογίσαμε τα αποτελέσματα χρησιμοποιώντας προγράμματα από την σουίτα MiBench καθώς και δικά μας προγράμματα για
έλεγχο αντοχής. Παρατηρήσαμε ότι για το σύνολο εντολών x86 το μέσο AVF της ιεραρχίας
των TLB είναι 30.49% και ο μέσος ρυθμός FIT είναι 0.0226. Οι διαφορές ανάμεσα στα
δύο σύνολα εντολών οφείλονται στην ύπαρξη του L2 TLB, στην περίπτωση του συνόλου
εντολών ARM, το οποίο μειώνει το AVF αλλά αυξάνει δραστικά το FIT λόγο του μεγέθους
του. Για το σύνολο εντολών ARM το μέσο AVF της ιεραρχίας των TLB είναι 5.07% και ο
μέσος ρυθμός FIT είναι 0.0414. Τέλος, τα αποτελέσματα επιβεβαιώνουν την πεσιμιστική
φύση της ACE μεθοδολογίας
(EL)
In recent years, there has been a decrease in the minimum feature size of the transistors
in integrated circuits. As a result, the vulnerability of CPU components has increased.
An increasing rate of defects are present, causing transient faults and permanent faults.
These faults, at some point in the execution, manifest into errors that interfere with the
correctness of the execution. Thus, new ways need to be explored to (1) detect these
defects (2) correct the resulting errors or prevent the execution from being affected by
them (e.g., stopping the execution).
To this end, we studied the vulnerability of the TLB (Translation Lookaside Buffer) hierarchy in both the ARM and x86 ISA using the ACE (Architecturally Correct Execution)
methodology which applies to transient errors. We chose this component due to its criticality in the correctness of the execution (it is vital for ensuring process isolation and
security) and its frequent use, as it is responsible for caching virtual to physical translations and is accessed on every memory reference. The ACE methodology calculates the
AVF (Architectural Vulnerability Factor) of an array-based component, focusing on all of
its bits and being more pessimistic than fault injection (its alternative and standard in the
field). We conducted this study using the gem5 micro-architectural simulator. We calculated the results using benchmarks from the MiBench suite and custom stress marks.
We observed that for the x86 ISA, the average TLB hierarchy AVF from our workloads is
30.49% and the average FIT (Failures in Time) rate is 0.0226. For the ARM ISA, the average TLB hierarchy AVF from our workloads is 5.07% and the average FIT rate is 0.0414.
The differences between the two ISAs can be attributed to the L2 TLB in the case of the
ARM ISA, which drastically decreases the overall AVF but hinders the overall FIT rate due
to its size. Finally, the results reveal the pessimistic nature of the ACE methodology.
(EN)
Εθνικό και Καποδιστριακό Πανεπιστήμιο Αθηνών
